// ******************************************************************************
// Copyright     :  Copyright (C) 2020, Hisilicon Technologies Co. Ltd.
// File name     :  virtio_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Version       :  1.0
// Date          :  2018/12/05
// Description   :
// Others        :  Generated automatically by nManager V5.1
// History       :
// ******************************************************************************

#ifndef VIRTIO_REG_OFFSET_H
#define VIRTIO_REG_OFFSET_H

/* VIRTIO_CSR Base address of Module's Register */
#define CSR_VIRTIO_CSR_BASE (0x1000)

/* **************************************************************************** */
/*                      VIRTIO_CSR Registers' Definitions                            */
/* **************************************************************************** */

#define CSR_VIRTIO_CSR_RSVD0_REG (CSR_VIRTIO_CSR_BASE + 0x0)                               /* 保留 */
#define CSR_VIRTIO_CSR_RSVD1_REG (CSR_VIRTIO_CSR_BASE + 0x4)                               /* 保留 */
#define CSR_VIRTIO_CSR_RSVD2_REG (CSR_VIRTIO_CSR_BASE + 0x8)                               /* 保留 */
#define CSR_VIRTIO_CSR_RSVD3_REG (CSR_VIRTIO_CSR_BASE + 0xC)                               /* 保留 */
#define CSR_VIRTIO_CSR_INT_VECTOR_REG (CSR_VIRTIO_CSR_BASE + 0x10)                         /* 中断向量 */
#define CSR_VIRTIO_CSR_INT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x14)                         /* 中断状态 */
#define CSR_VIRTIO_CSR_INT_EN_REG (CSR_VIRTIO_CSR_BASE + 0x18)                             /* 中断使能 */
#define CSR_VIRTIO_CSR_INT0_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x20)                        /* 中断0 */
#define CSR_VIRTIO_CSR_INT1_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x24)                        /* 中断1 */
#define CSR_VIRTIO_CSR_INT2_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x28)                        /* 中断2 */
#define CSR_VIRTIO_CSR_INT3_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x2C)                        /* 中断3 */
#define CSR_VIRTIO_CSR_INT4_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x30)                        /* 中断4 */
#define CSR_VIRTIO_CSR_INT5_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x34)                        /* 中断5 */
#define CSR_VIRTIO_CSR_INT6_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x38)                        /* 中断6 */
#define CSR_VIRTIO_CSR_INT7_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x3C)                        /* 中断7 */
#define CSR_VIRTIO_CSR_INT8_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x40)                        /* 中断8 */
#define CSR_VIRTIO_CSR_INT9_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x44)                        /* 中断9 */
#define CSR_VIRTIO_CSR_INT10_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x48)                       /* 中断10 */
#define CSR_VIRTIO_CSR_INT11_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x4C)                       /* 中断11 */
#define CSR_VIRTIO_CSR_INT12_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x50)                       /* 中断12 */
#define CSR_VIRTIO_CSR_INT13_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x54)                       /* 中断13 */
#define CSR_VIRTIO_CSR_INT14_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x58)                       /* 中断14 */
#define CSR_VIRTIO_CSR_INT15_STICKY_REG (CSR_VIRTIO_CSR_BASE + 0x5C)                       /* 中断15 */
#define CSR_VIRTIO_CSR_COMMON_MEM_INIT_REG (CSR_VIRTIO_CSR_BASE + 0x60)                    /* Memory Initi */
#define CSR_VIRTIO_CSR_COMMON_MEM_INIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x64)             /* Memory Initi */
#define CSR_VIRTIO_CSR_IIF_IRSP_MEM_H_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x70)      /* ECC */
#define CSR_VIRTIO_CSR_IIF_IRSP_MEM_L_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x74)      /* ECC */
#define CSR_VIRTIO_CSR_ERSP_MEM_H_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x78)          /* ECC */
#define CSR_VIRTIO_CSR_ERSP_MEM_L_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x7C)          /* ECC */
#define CSR_VIRTIO_CSR_ERQST_FIFO_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x80)          /* ECC */
#define CSR_VIRTIO_CSR_ECSR_FIFO_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x84)           /* ECC */
#define CSR_VIRTIO_CSR_SSB_MEM_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x88)             /* ECC */
#define CSR_VIRTIO_CSR_DSB_MEM_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x8C)             /* ECC */
#define CSR_VIRTIO_CSR_HOST_ID_TABLE_MEM_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x90)   /* ECC */
#define CSR_VIRTIO_CSR_DEV_ATTRI_TABLE_MEM_ECC_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x94) /* ECC */
#define CSR_VIRTIO_CSR_TPRAM_WR_CTRL_REG (CSR_VIRTIO_CSR_BASE + 0xA0)                      /* Memory CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_31_0_REG (CSR_VIRTIO_CSR_BASE + 0xB0)             /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_63_32_REG (CSR_VIRTIO_CSR_BASE + 0xB4)            /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_95_64_REG (CSR_VIRTIO_CSR_BASE + 0xB8)            /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_127_96_REG (CSR_VIRTIO_CSR_BASE + 0xBC)           /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_159_128_REG (CSR_VIRTIO_CSR_BASE + 0xC0)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_191_160_REG (CSR_VIRTIO_CSR_BASE + 0xC4)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_223_192_REG (CSR_VIRTIO_CSR_BASE + 0xC8)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_255_224_REG (CSR_VIRTIO_CSR_BASE + 0xCC)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_287_256_REG (CSR_VIRTIO_CSR_BASE + 0xD0)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_319_288_REG (CSR_VIRTIO_CSR_BASE + 0xD4)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_WEN_DATA_335_320_REG (CSR_VIRTIO_CSR_BASE + 0xD8)          /* CFG */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_31_0_REG (CSR_VIRTIO_CSR_BASE + 0xE0)             /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_63_32_REG (CSR_VIRTIO_CSR_BASE + 0xE4)            /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_95_64_REG (CSR_VIRTIO_CSR_BASE + 0xE8)            /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_127_96_REG (CSR_VIRTIO_CSR_BASE + 0xEC)           /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_159_128_REG (CSR_VIRTIO_CSR_BASE + 0xF0)          /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_191_160_REG (CSR_VIRTIO_CSR_BASE + 0xF4)          /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_223_192_REG (CSR_VIRTIO_CSR_BASE + 0xF8)          /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_255_224_REG (CSR_VIRTIO_CSR_BASE + 0xFC)          /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_287_256_REG (CSR_VIRTIO_CSR_BASE + 0x100)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_319_288_REG (CSR_VIRTIO_CSR_BASE + 0x104)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_351_320_REG (CSR_VIRTIO_CSR_BASE + 0x108)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_383_352_REG (CSR_VIRTIO_CSR_BASE + 0x10C)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_415_384_REG (CSR_VIRTIO_CSR_BASE + 0x110)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_447_416_REG (CSR_VIRTIO_CSR_BASE + 0x114)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_479_448_REG (CSR_VIRTIO_CSR_BASE + 0x118)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_511_480_REG (CSR_VIRTIO_CSR_BASE + 0x11C)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_543_512_REG (CSR_VIRTIO_CSR_BASE + 0x120)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_575_544_REG (CSR_VIRTIO_CSR_BASE + 0x124)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_607_576_REG (CSR_VIRTIO_CSR_BASE + 0x128)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_639_608_REG (CSR_VIRTIO_CSR_BASE + 0x12C)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_671_640_REG (CSR_VIRTIO_CSR_BASE + 0x130)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_703_672_REG (CSR_VIRTIO_CSR_BASE + 0x134)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_735_704_REG (CSR_VIRTIO_CSR_BASE + 0x138)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_767_736_REG (CSR_VIRTIO_CSR_BASE + 0x13C)         /* STATUS */
#define CSR_VIRTIO_CSR_TPRAM_WR_REN_DATA_773_768_REG (CSR_VIRTIO_CSR_BASE + 0x140)         /* STATUS */
#define CSR_VIRTIO_CSR_LOAD_BALANCE_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x150)                  /* CFG */
#define CSR_VIRTIO_CSR_FLEX_Q_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x154)                        /* CFG */
#define CSR_VIRTIO_CSR_VQ_CNTX_SIZE_REG (CSR_VIRTIO_CSR_BASE + 0x200)                      /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_REGION_OFF_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x204)             /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_LOC_SGL_SIZE_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x208)
#define CSR_VIRTIO_CSR_VIRTIO_LOC_IDESC_SIZE_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x20C)
#define CSR_VIRTIO_CSR_VIRTIO_DMA_WAIT_MAX_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x210)
#define CSR_VIRTIO_CSR_VIRTIO_PREFETCH_TH_REG (CSR_VIRTIO_CSR_BASE + 0x214)                  /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_MAX_OUTSTAND_TH_REG (CSR_VIRTIO_CSR_BASE + 0x218)              /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_SPLIT_CHAIN_SPECULATE_TH_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x21C) /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_SQE_DMA_TEMPLATE_DW0_REG (CSR_VIRTIO_CSR_BASE + 0x280)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_SQE_DMA_TEMPLATE_DW1_REG (CSR_VIRTIO_CSR_BASE + 0x284)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_SQE_DMA_TEMPLATE_DW2_REG (CSR_VIRTIO_CSR_BASE + 0x288)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_SQE_DMA_TEMPLATE_DW3_REG (CSR_VIRTIO_CSR_BASE + 0x28C)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_RQE_DMA_TEMPLATE_DW0_REG (CSR_VIRTIO_CSR_BASE + 0x290)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_RQE_DMA_TEMPLATE_DW1_REG (CSR_VIRTIO_CSR_BASE + 0x294)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_RQE_DMA_TEMPLATE_DW2_REG (CSR_VIRTIO_CSR_BASE + 0x298)         /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_RQE_DMA_TEMPLATE_DW3_REG (CSR_VIRTIO_CSR_BASE + 0x29C)         /* CFG */
#define CSR_VIRTIO_CSR_NVME_QP_CNTX_CFG0_REG (CSR_VIRTIO_CSR_BASE + 0x300)
#define CSR_VIRTIO_CSR_NVME_QP_CNTX_CFG1_REG (CSR_VIRTIO_CSR_BASE + 0x304)
#define CSR_VIRTIO_CSR_VIRTIO_ENGINE_NVME_CNTX_OFFSET_REG (CSR_VIRTIO_CSR_BASE + 0x308)   /* CFG */
#define CSR_VIRTIO_CSR_VIRTIO_ENGINE_VIRTIO_CNTX_OFFSET_REG (CSR_VIRTIO_CSR_BASE + 0x30C) /* CFG */
#define CSR_VIRTIO_CSR_NVME_DMA_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x310)
#define CSR_VIRTIO_CSR_NVME_DMA_TEMPLATE_DW0_REG (CSR_VIRTIO_CSR_BASE + 0x314)
#define CSR_VIRTIO_CSR_NVME_DMA_TEMPLATE_DW1_REG (CSR_VIRTIO_CSR_BASE + 0x318)
#define CSR_VIRTIO_CSR_NVME_DMA_TEMPLATE_DW2_REG (CSR_VIRTIO_CSR_BASE + 0x31C)
#define CSR_VIRTIO_CSR_IRQST_CREDIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x400)
#define CSR_VIRTIO_CSR_IRQST_FIFO_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x404)               /* DFX */
#define CSR_VIRTIO_CSR_IRQST_STATISTIC_API_REG (CSR_VIRTIO_CSR_BASE + 0x408)             /* DFX_CFG */
#define CSR_VIRTIO_CSR_IRQST_API_WITH_A_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x40C)            /* DFX */
#define CSR_VIRTIO_CSR_IRQST_API_WITHOUT_A_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x410)         /* DFX */
#define CSR_VIRTIO_CSR_IRQST_API_INVALID_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x414)        /* DFX */
#define CSR_VIRTIO_CSR_IRQST_INT_EN_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x418)                /* CFG */
#define CSR_VIRTIO_CSR_IRSP_CREDIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x420)              /* DFX */
#define CSR_VIRTIO_CSR_IRSP_FIFO_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x424)            /* DFX */
#define CSR_VIRTIO_CSR_IRSP_API_STATISTIC_REG (CSR_VIRTIO_CSR_BASE + 0x428)              /* DFX */
#define CSR_VIRTIO_CSR_IRSP_INVALID_FLIT_REG (CSR_VIRTIO_CSR_BASE + 0x42C)               /* DFX */
#define CSR_VIRTIO_CSR_IRSP_INT_EN_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x430)                 /* CFG */
#define CSR_VIRTIO_CSR_ICSR_CREDIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x440)              /* DFX */
#define CSR_VIRTIO_CSR_ICSR_FIFO_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x444)                /* DFX */
#define CSR_VIRTIO_CSR_ICSR_API_WITH_A_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x448)             /* DFX */
#define CSR_VIRTIO_CSR_ICSR_API_WITHOUT_A_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x44C)          /* DFX */
#define CSR_VIRTIO_CSR_ICSR_INVALID_API_REG (CSR_VIRTIO_CSR_BASE + 0x450)                /* DFX */
#define CSR_VIRTIO_CSR_ICSR_CPATH_TIMEOUT_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x454)          /* CFG */
#define CSR_VIRTIO_CSR_ICSR_CPATH_TIMEOUT_DROP_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x458) /* DFX */
#define CSR_VIRTIO_CSR_ICSR_INT_EN_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x45C)                 /* CFG */
#define CSR_VIRTIO_CSR_ISCH_WEIGHT_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x460)
#define CSR_VIRTIO_CSR_ERQST_CREDIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x470)              /* DFX */
#define CSR_VIRTIO_CSR_ERQST_DMA_TEMPLATE_REG (CSR_VIRTIO_CSR_BASE + 0x474)               /* CFG */
#define CSR_VIRTIO_CSR_ERQST_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x478)                    /* DFX */
#define CSR_VIRTIO_CSR_ERQST_FIFO_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x47C)                /* DFX */
#define CSR_VIRTIO_CSR_ERSP_CREDIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x490)               /* DFX_CFG */
#define CSR_VIRTIO_CSR_ERSP_FIFO_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x494)                 /* DFX */
#define CSR_VIRTIO_CSR_ERSP_FLIT_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x498)                    /* DFX */
#define CSR_VIRTIO_CSR_ERSP_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x49C)                     /* DFX */
#define CSR_VIRTIO_CSR_ECSR_CREDIT_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x4B0)               /* DFX */
#define CSR_VIRTIO_CSR_ECSR_FIFO_CFG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x4B4)             /* DFX */
#define CSR_VIRTIO_CSR_ECSR_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x4B8)                     /* DFX */
#define CSR_VIRTIO_CSR_SIF_SMLC_OUTSTANDING_THREAD_SCAN_REG (CSR_VIRTIO_CSR_BASE + 0x4BC) /* DFX */
#define CSR_VIRTIO_CSR_SIF_SMLC_DELAY_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x4C0)               /* DFX */
#define CSR_VIRTIO_CSR_SIF_SMLC_DELAY_TIMER_REG (CSR_VIRTIO_CSR_BASE + 0x4C4)             /* DFX */
#define CSR_VIRTIO_CSR_SIF_SMLC_DELAY_MIN_REG (CSR_VIRTIO_CSR_BASE + 0x4C8)               /* DFX */
#define CSR_VIRTIO_CSR_SIF_SMLC_DELAY_MAX_REG (CSR_VIRTIO_CSR_BASE + 0x4CC)               /* DFX */
#define CSR_VIRTIO_CSR_SIF_FUN_MEM_MODE_BADDR_REG (CSR_VIRTIO_CSR_BASE + 0x4D0)           /* CFG */
#define CSR_VIRTIO_CSR_SIF_VQ_MEM_MODE_BADDR_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x4D4)        /* CFG */
#define CSR_VIRTIO_CSR_SIF_INSTANCE_ID_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x4D8)              /* CFG */
#define CSR_VIRTIO_CSR_SIF_SMLC_IF_CFG_0_REG (CSR_VIRTIO_CSR_BASE + 0x4DC)                /* CFG */
#define CSR_VIRTIO_CSR_SIF_SMLC_IF_CFG_1_REG (CSR_VIRTIO_CSR_BASE + 0x4E0)                /* CFG */
#define CSR_VIRTIO_CSR_SIF_SMLC_IF_CFG_2_REG (CSR_VIRTIO_CSR_BASE + 0x4E4)                /* CFG */
#define CSR_VIRTIO_CSR_SIF_SMLC_IF_CFG_3_REG (CSR_VIRTIO_CSR_BASE + 0x4E8)                /* CFG */
#define CSR_VIRTIO_CSR_HOST_PPF_CFG_0_REG (CSR_VIRTIO_CSR_BASE + 0x4EC)
#define CSR_VIRTIO_CSR_HOST_PPF_CFG_1_REG (CSR_VIRTIO_CSR_BASE + 0x4F0)
#define CSR_VIRTIO_CSR_SIF_SMLC_THREAD_TIMEOUT_STATUS_0_REG (CSR_VIRTIO_CSR_BASE + 0x4F4)            /* DFX */
#define CSR_VIRTIO_CSR_SIF_SMLC_THREAD_TIMEOUT_STATUS_1_REG (CSR_VIRTIO_CSR_BASE + 0x4F8)            /* DFX */
#define CSR_VIRTIO_CSR_SIF_INT_EN_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x4FC)                              /* CFG */
#define CSR_VIRTIO_CSR_STM_SHARE_THREAD_MAX_REG (CSR_VIRTIO_CSR_BASE + 0x500)                        /* CFG */
#define CSR_VIRTIO_CSR_STM_CHANNEL_THREAD_TH_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x504)                   /* CFG */
#define CSR_VIRTIO_CSR_STM_SHARE_THREAD_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x508)                     /* STATUS */
#define CSR_VIRTIO_CSR_STM_CHANNEL_THREAD_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x50C)                   /* STATUS */
#define CSR_VIRTIO_CSR_STM_FIFO0_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x510)                            /* STATUS */
#define CSR_VIRTIO_CSR_STM_FIFO1_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x514)                            /* STATUS */
#define CSR_VIRTIO_CSR_DTM_TAG_ALEMPTY_TH_REG (CSR_VIRTIO_CSR_BASE + 0x51C)                          /* CFG */
#define CSR_VIRTIO_CSR_DTM_TAG_TH_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x520)                              /* CFG */
#define CSR_VIRTIO_CSR_DTM_TAG_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0x524)                              /* STATUS */
#define CSR_VIRTIO_CSR_DTM_DMA_OUTSTANDING_TAG_SCAN_REG (CSR_VIRTIO_CSR_BASE + 0x528)                /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_DELAY_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x52C)                           /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_DELAY_TIMER_REG (CSR_VIRTIO_CSR_BASE + 0x530)                         /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_DELAY_MIN_REG (CSR_VIRTIO_CSR_BASE + 0x534)                           /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_DELAY_MAX_REG (CSR_VIRTIO_CSR_BASE + 0x538)                           /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_TAG_TIMEOUT_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x53C)                     /* CFG */
#define CSR_VIRTIO_CSR_DTM_DMA_TAG_TIMEOUT_STATUS_0_REG (CSR_VIRTIO_CSR_BASE + 0x540)                /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_TAG_TIMEOUT_STATUS_1_REG (CSR_VIRTIO_CSR_BASE + 0x544)                /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_TAG_TIMEOUT_STATUS_2_REG (CSR_VIRTIO_CSR_BASE + 0x548)                /* DFX */
#define CSR_VIRTIO_CSR_DTM_DMA_TAG_TIMEOUT_STATUS_3_REG (CSR_VIRTIO_CSR_BASE + 0x54C)                /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_TOTAL_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x800)                    /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_INVALID_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x804)                  /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_INVALID_LOAD_OPERATION_REG (CSR_VIRTIO_CSR_BASE + 0x808)      /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_INVALID_STORE_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x80C)   /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_INVALID_STORE_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x810)   /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_INVALID_STORE_OPERATION_3_REG (CSR_VIRTIO_CSR_BASE + 0x814)   /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_VALID_LOAD_OPERATION_REG (CSR_VIRTIO_CSR_BASE + 0x818)        /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_VALID_STORE_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x81C)     /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_VALID_STORE_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x820)     /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_LAST_VALID_STORE_OPERATION_3_REG (CSR_VIRTIO_CSR_BASE + 0x824)     /* DFX */
#define CSR_VIRTIO_CSR_NVME_CPATH_INT_EN_REG (CSR_VIRTIO_CSR_BASE + 0x828)                           /* DFX */
#define CSR_VIRTIO_CSR_NVME_DPATH_LOAD_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x840)                     /* DFX */
#define CSR_VIRTIO_CSR_NVME_DPATH_STORE_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x844)                    /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DFX_FUNC_ID_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x860)                      /* DFX_CFG */
#define CSR_VIRTIO_CSR_VIRTIO_DFX_VQN_CFG_REG (CSR_VIRTIO_CSR_BASE + 0x864)                          /* DFX_CFG */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_TOTAL_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x880)                  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_ABNORMAL_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x884)               /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_INVLD_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x8B0)                  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_VALID_LOAD_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x888)    /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_VALID_LOAD_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x88C)    /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_VALID_STORE_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x890)   /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_VALID_STORE_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x894)   /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_VALID_STORE_OPERATION_3_REG (CSR_VIRTIO_CSR_BASE + 0x898)   /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_INVALID_LOAD_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x89C)  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_INVALID_LOAD_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x8A0)  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_INVALID_STORE_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x8A4) /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_INVALID_STORE_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x8A8) /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_LAST_INVALID_STORE_OPERATION_3_REG (CSR_VIRTIO_CSR_BASE + 0x8AC) /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_DPATH_INT_EN_REG (CSR_VIRTIO_CSR_BASE + 0x8B4)                         /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_TOTAL_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x8C0)                  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_ABNORMAL_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x8C4)               /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_INVLD_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x8C8)                  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_FLR_OP_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x8F8)                 /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_VALID_LOAD_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x8D0)    /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_VALID_LOAD_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x8D4)    /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_VALID_STORE_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x8D8)   /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_VALID_STORE_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x8DC)   /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_VALID_STORE_OPERATION_3_REG (CSR_VIRTIO_CSR_BASE + 0x8E0)   /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_INVALID_LOAD_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x8E4)  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_INVALID_LOAD_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x8E8)  /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_INVALID_STORE_OPERATION_1_REG (CSR_VIRTIO_CSR_BASE + 0x8EC) /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_INVALID_STORE_OPERATION_2_REG (CSR_VIRTIO_CSR_BASE + 0x8F0) /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_LAST_INVALID_STORE_OPERATION_3_REG (CSR_VIRTIO_CSR_BASE + 0x8F4) /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_CPATH_INT_EN_REG (CSR_VIRTIO_CSR_BASE + 0x8FC)                         /* DFX */
#define CSR_VIRTIO_CSR_VDB_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x900)                                 /* DFX */
#define CSR_VIRTIO_CSR_VSDB_PI_INVALID_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x910)                        /* DFX */
#define CSR_VIRTIO_CSR_VSAVIDX_PI_INVALID_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x920)                     /* DFX */
#define CSR_VIRTIO_CSR_VSAVRING_IDX_INVALID_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x930)                   /* DFX */
#define CSR_VIRTIO_CSR_VSAVRING_IDX_INVALID_DAT_REG (CSR_VIRTIO_CSR_BASE + 0x934)                    /* DFX */
#define CSR_VIRTIO_CSR_VS1ST_LEN_ZERO_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x940)                         /* DFX */
#define CSR_VIRTIO_CSR_VS1ST_NEXT_INVALID_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x944)                     /* DFX */
#define CSR_VIRTIO_CSR_VS1ST_FLAG_INVALID_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x948)                     /* DFX */
#define CSR_VIRTIO_CSR_VSLEFT_LEN_ZERO_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x960)                        /* DFX */
#define CSR_VIRTIO_CSR_VSLEFT_NEXT_INVALID_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x964)                     /* DFX */
#define CSR_VIRTIO_CSR_VSLEFT_FLAG_INVALID_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x968)                     /* DFX */
#define CSR_VIRTIO_CSR_VSIDESC_LEN_ZERO_INFO_REG (CSR_VIRTIO_CSR_BASE + 0x980)                       /* DFX */
#define CSR_VIRTIO_CSR_VSIDESC_NEXT_INVALID_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x984)                    /* DFX */
#define CSR_VIRTIO_CSR_VSIDESC_FLAG_INVALID_CNT_REG (CSR_VIRTIO_CSR_BASE + 0x988)                    /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_PACKED_DSC_INVLD_DESC_1_REG (CSR_VIRTIO_CSR_BASE + 0xA00)              /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_PACKED_DSC_INVLD_DESC_2_REG (CSR_VIRTIO_CSR_BASE + 0xA04)              /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_PACKED_DSC_INVLD_IDESC_1_REG (CSR_VIRTIO_CSR_BASE + 0xA08)             /* DFX */
#define CSR_VIRTIO_CSR_VIRTIO_PACKED_DSC_INVLD_IDESC_2_REG (CSR_VIRTIO_CSR_BASE + 0xA0C)             /* DFX */
#define CSR_VIRTIO_CSR_VPIDESC_DFX_DESC_LEN_ERR_REG (CSR_VIRTIO_CSR_BASE + 0xA84)                    /* DFX */
#define CSR_VIRTIO_CSR_VPBFHD_DFX_HOST_DESC_ERR_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xAC0)                /* DFX */
#define CSR_VIRTIO_CSR_FLR_TIMEOUT_CFG_REG (CSR_VIRTIO_CSR_BASE + 0xE00)                             /* CFG */
#define CSR_VIRTIO_CSR_FLR_AEQE_CFG_REG (CSR_VIRTIO_CSR_BASE + 0xE04)                                /* CFG */
#define CSR_VIRTIO_CSR_FLR_STATUS_REG (CSR_VIRTIO_CSR_BASE + 0xE08)                                  /* CFG */
#define CSR_VIRTIO_CSR_PRE_FLR_DFX_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xE10)                         /* DFX */
#define CSR_VIRTIO_CSR_PRE_FLR_DFX_CUR_ST_REG (CSR_VIRTIO_CSR_BASE + 0xE14)                          /* DFX */
#define CSR_VIRTIO_CSR_PRE_FLR_DFX_AEQE_REG (CSR_VIRTIO_CSR_BASE + 0xE18)                            /* DFX */
#define CSR_VIRTIO_CSR_FLR_DFX_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xE30)                             /* DFX */
#define CSR_VIRTIO_CSR_FLR_DFX_CUR_ST_REG (CSR_VIRTIO_CSR_BASE + 0xE34)                              /* DFX */
#define CSR_VIRTIO_CSR_CACHE_FLUSH_MEM_INDEX_H_REG (CSR_VIRTIO_CSR_BASE + 0xE80)                     /* CFG */
#define CSR_VIRTIO_CSR_CACHE_BANK_CFG_REG (CSR_VIRTIO_CSR_BASE + 0xE84)                              /* CFG */
#define CSR_VIRTIO_CSR_CACHE_FLUSH_DFX_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xE88)                     /* DFX */
#define CSR_VIRTIO_CSR_CACHE_OUT_DFX_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xE8C)                       /* DFX */
#define CSR_VIRTIO_CSR_CACHE_OUT_DFX_ERR_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xE90)                       /* DFX */
#define CSR_VIRTIO_CSR_CACHE_OUT_DFX_CID_ERR_ST_REG (CSR_VIRTIO_CSR_BASE + 0xE94)                    /* DFX */
#define CSR_VIRTIO_CSR_CACHE_OUT_DFX_BANK_CFG_ERR_FLAG_REG (CSR_VIRTIO_CSR_BASE + 0xE98)             /* DFX */
#define CSR_VIRTIO_CSR_CACHE_OUT_DFX_MC_MAX_NUM_ERR_FLAG_REG (CSR_VIRTIO_CSR_BASE + 0xE9C)           /* DFX */
#define CSR_VIRTIO_CSR_CACHE_OUT_DFX_CUR_ST_REG (CSR_VIRTIO_CSR_BASE + 0xEA0)                        /* DFX */
#define CSR_VIRTIO_CSR_CACHE_INVLD_DFX_API_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xEB0)                     /* DFX */
#define CSR_VIRTIO_CSR_CACHE_INVLD_DFX_OP_EXT_ERR_CNT_REG (CSR_VIRTIO_CSR_BASE + 0xEB4)              /* DFX */
#define CSR_VIRTIO_CSR_CACHE_INVLD_DFX_OP_EXT_REG (CSR_VIRTIO_CSR_BASE + 0xEB8)                      /* DFX */
#define CSR_VIRTIO_CSR_CACHE_INVLD_DFX_CUR_ST_REG (CSR_VIRTIO_CSR_BASE + 0xEBC)                      /* DFX */

#endif // VIRTIO_REG_OFFSET_H
